CPU con intérprete Forth para FPGA usando LFSR

Este proyecto describe una CPU para FPGA implementada en VHDL que utiliza un Registro de Desplazamiento de Retroalimentación Lineal (LFSR) en lugar de un contador de programa. Este enfoque, aunque tradicionalmente ahorra espacio, ofrece beneficios mínimos en FPGAs. La CPU, ejecutando un intérprete Forth completamente funcional, alcanza los 151,768 MHz en un FPGA Spartan-6. Notablemente compacta, el núcleo consume solo 27 slices. El proyecto incluye código VHDL, instrucciones de simulación GHDL e instrucciones de compilación para Xilinx ISE 14.7. Demuestra el potencial de los LFSR para diseños con restricciones de recursos y presenta una implementación de intérprete Forth altamente eficiente.