Punto final PCIe en FPGAs de la serie 7 de Xilinx: Implementación de código abierto

Este proyecto implementa un punto final PCIe en FPGAs de la serie 7 de Xilinx utilizando el bloque duro PCIE_2_1 y transceptores GTP. Evita núcleos IP propietarios de Vivado y es compatible con openXC7. El diseño incluye generación de reloj, transceptores GTP y el bloque duro PCIE_2_1, con soporte para PCIe Gen1 x1 y Gen2 x1. Se ha probado en Alinx AC7100B SoM y Wavelet uSDR. Se proporcionan scripts de compilación y ejecución de Docker, junto con soporte para interrupciones MSI y controladores del kernel. Este proyecto está financiado por NGI0 Entrust.