Verilator: 开源 SystemVerilog 模拟器和代码检查工具 (github.com)

Verilator 是一款开源的 Verilog/SystemVerilog 模拟器和代码检查工具，它速度快，支持多线程输出，被广泛应用于工业界和学术界。Verilator 接受 Verilog 或 SystemVerilog 代码，执行代码质量检查，并将其编译成多线程的 C++ 或 SystemC 代码。Verilator 的性能优于许多商业模拟器，并且是开源的，因此您可以节省许可证费用。