SUS HDL: Un lenguaje de descripción de hardware más intuitivo
2025-07-07
SUS HDL es un nuevo lenguaje de descripción de hardware (HDL) cuyo objetivo es simplificar el proceso de diseño de hardware. A diferencia de Verilog o VHDL, SUS cuenta con conteo de latencia para facilitar el tiempo y el pipeline, un compilador que rastrea y muestra los aspectos del diseño en el editor y potentes capacidades de metaprogramación para generar LUT. Su filosofía principal es una sintaxis limpia para la generación directa de netlists, compatible con las herramientas de síntesis tradicionales. Si bien requiere hardware síncrono, su facilidad de uso y sus potentes funciones lo convierten en una alternativa prometedora.
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