TSMC dévoile les transistors nanosheet : une nouvelle ère pour les puces
TSMC a présenté son processus de nouvelle génération N2 (2 nanomètres) à la conférence IEEE International Electron Devices Meeting, marquant sa première incursion dans les transistors nanosheet. Comparé à son processus N3, le N2 offre jusqu'à 15 % d'augmentation de vitesse, 30 % d'amélioration de l'efficacité énergétique et 15 % d'augmentation de la densité. Cette nouvelle architecture offre une plus grande flexibilité, permettant la création de nanosheets de largeurs variables sur la même puce, optimisant ainsi les performances pour différentes unités logiques, en particulier la SRAM. La recherche d'Intel a confirmé la scalabilité de l'architecture nanosheet, démontrant un transistor haute performance avec une longueur de grille de 6 nanomètres, ouvrant la voie à des progrès continus dans la technologie des puces et suggérant une extension possible de la loi de Moore.