TSMC, 나노시트 트랜지스터 공개: 칩의 새로운 시대
2024-12-15
TSMC는 IEEE 국제 전자소자 회의에서 차세대 N2(2나노미터) 공정을 발표했습니다. 이는 회사가 나노시트 트랜지스터 아키텍처에 처음으로 도입한 것입니다. N3 공정과 비교하여 N2 공정은 속도가 최대 15% 향상되고, 에너지 효율이 30% 향상되고, 밀도가 15% 향상되었습니다. 이 새로운 아키텍처는 유연성이 높아 동일한 칩에 다양한 너비의 나노시트를 생성할 수 있으므로, 특히 SRAM에서 다양한 논리 유닛의 성능을 최적화할 수 있습니다. 인텔의 연구는 나노시트 아키텍처의 확장성을 더욱 입증하여 6나노미터 게이트 길이를 가진 고성능 트랜지스터를 시연했으며, 이는 칩 기술의 지속적인 발전을 위한 방향을 제시하고 무어의 법칙의 연장 가능성을 시사합니다.