LFSR을 사용한 FPGA Forth 인터프리터 CPU

이 프로젝트는 프로그램 카운터 대신 선형 피드백 시프트 레지스터(LFSR)를 사용하는 VHDL로 구현된 FPGA용 CPU에 대한 자세한 내용을 설명합니다. 이 방법은 전통적으로 공간을 절약하는 방법이었지만 FPGA에서는 최소한의 이점만 제공합니다. 완전히 기능하는 Forth 인터프리터를 실행하는 이 CPU는 Spartan-6 FPGA에서 151.768MHz를 달성합니다. 놀라울 정도로 컴팩트하여 코어는 27개의 슬라이스만 소비합니다. 이 프로젝트에는 VHDL 코드, GHDL 시뮬레이션 지침 및 Xilinx ISE 14.7 빌드 지침이 포함되어 있습니다. 이는 리소스 제약이 있는 설계에서 LFSR의 가능성을 보여주고 매우 효율적인 Forth 인터프리터 구현을 제공합니다.