نقطة نهاية PCIe على FPGA من سلسلة Xilinx 7: تطبيق مفتوح المصدر

ينفذ هذا المشروع نقطة نهاية PCIe على FPGA من سلسلة Xilinx 7 باستخدام كتلة PCIE_2_1 الثابتة وناقلات GTP. يتجنب هذا المشروع استخدام نواة IP الخاصة بـ Vivado وهو متوافق مع openXC7. يتضمن التصميم توليد الساعة، وناقلات GTP، وكتلة PCIE_2_1 الثابتة، مع دعم PCIe Gen1 x1 و Gen2 x1. وقد تم اختباره على Alinx AC7100B SoM و Wavelet uSDR. تتوفر نصوص بناء وتشغيل Docker، بالإضافة إلى دعم مقاطعة MSI وبرامج تشغيل النواة. يتم تمويل هذا المشروع من قبل NGI0 Entrust.