TSMC enthüllt Nanosheet-Transistoren: Ein neues Zeitalter für Chips
TSMC präsentierte auf der IEEE International Electron Devices Meeting sein N2-Verfahren (2 Nanometer) der nächsten Generation, das den ersten Schritt des Unternehmens in die Nanosheet-Transistorarchitektur darstellt. Im Vergleich zum N3-Verfahren bietet N2 bis zu 15 % mehr Geschwindigkeit, 30 % höhere Energieeffizienz und 15 % höhere Dichte. Diese neue Architektur bietet mehr Flexibilität, ermöglicht die Herstellung von Nanosheets unterschiedlicher Breite auf demselben Chip und optimiert so die Leistung verschiedener Logikeinheiten, insbesondere SRAM. Die Forschung von Intel bestätigte die Skalierbarkeit der Nanosheet-Architektur und demonstrierte einen Hochleistungstransistor mit einer Gate-Länge von 6 Nanometern. Dies weist den Weg für kontinuierliche Fortschritte in der Chiptechnologie und deutet auf eine mögliche Erweiterung des Mooreschen Gesetzes hin.