CPU avec interpréteur Forth pour FPGA utilisant un LFSR

Ce projet décrit un processeur pour FPGA implémenté en VHDL qui utilise un registre à décalage à rétroaction linéaire (LFSR) au lieu d'un compteur de programme. Cette approche, bien que traditionnellement économe en espace, offre des avantages minimes sur les FPGA. Le processeur, exécutant un interpréteur Forth entièrement fonctionnel, atteint 151,768 MHz sur un FPGA Spartan-6. Remarquablement compact, le cœur ne consomme que 27 slices. Le projet inclut le code VHDL, les instructions de simulation GHDL et les instructions de compilation pour Xilinx ISE 14.7. Il montre le potentiel des LFSR pour les conceptions à contraintes de ressources et présente une implémentation d'interpréteur Forth très efficace.