Point final PCIe sur FPGA série 7 Xilinx : Implémentation open source

Ce projet implémente un point final PCIe sur les FPGA série 7 de Xilinx à l'aide du bloc dur PCIE_2_1 et des transceivers GTP. Il évite les cœurs IP propriétaires Vivado et est compatible avec openXC7. La conception comprend la génération d'horloge, les transceivers GTP et le bloc dur PCIE_2_1, prenant en charge PCIe Gen1 x1 et Gen2 x1. Il a été testé sur Alinx AC7100B SoM et Wavelet uSDR. Des scripts de build et d'exécution Docker sont fournis, ainsi que la prise en charge des interruptions MSI et des pilotes de noyau. Ce projet est financé par NGI0 Entrust.