CPU com interpretador Forth para FPGA usando LFSR

Este projeto descreve uma CPU para FPGA implementada em VHDL que utiliza um Registrador de Deslocamento de Realimentação Linear (LFSR) em vez de um contador de programa. Essa abordagem, embora tradicionalmente economize espaço, oferece benefícios mínimos em FPGAs. A CPU, executando um interpretador Forth totalmente funcional, atinge 151.768 MHz em um FPGA Spartan-6. Notavelmente compacta, o núcleo consome apenas 27 slices. O projeto inclui código VHDL, instruções de simulação GHDL e instruções de construção para Xilinx ISE 14.7. Ele mostra o potencial de LFSRs para projetos com restrições de recursos e apresenta uma implementação de interpretador Forth altamente eficiente.