Ponto final PCIe em FPGAs da série 7 da Xilinx: Implementação de código aberto

Este projeto implementa um endpoint PCIe em FPGAs da série 7 da Xilinx usando o bloco rígido PCIE_2_1 e transceptores GTP. Ele evita núcleos IP proprietários do Vivado e é compatível com o openXC7. O projeto inclui geração de clock, transceptores GTP e o bloco rígido PCIE_2_1, suportando PCIe Gen1 x1 e Gen2 x1. Foi testado em Alinx AC7100B SoM e Wavelet uSDR. Scripts de compilação e execução do Docker são fornecidos, juntamente com suporte para interrupção MSI e driver do kernel. Este projeto é financiado pelo NGI0 Entrust.