GitHub - cjdrake/seqlogic：序贯逻辑
2024-11-09
Seqilog是一个用于逻辑设计和验证的Python库，提供寄存器传输级(RTL)抽象的硬件仿真构建块，包括层次化参数模块设计、四态位多维数组数据类型以及使用async/await语法的离散事件仿真。Seqilog声明式特性使设计者只需声明组件，无需关注任务调度算法的交互。Seqilog严格执行类型一致性检查和状态传播，并提供了一个Python化的元HDL API。该库目前仍在开发中，API可能会有改动。示例中展示了D触发器的实现和VCD波形输出。
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