Desativando o cache de operação do Zen 5: Uma análise aprofundada de seus decodificadores agrupados

Este artigo mergulha no mecanismo de busca e decodificação de instruções do processador AMD Zen 5. O Zen 5 utiliza uma arquitetura única de cluster de decodificadores duplos, com cada cluster atendendo a uma das duas threads SMT do núcleo. Normalmente, o Zen 5 conta com um cache de operação de 6 KB para fornecer instruções, com os decodificadores apenas ativando em caso de falha no cache. O autor desativa o cache de operação, forçando os decodificadores a lidar com todas as instruções, para avaliar seu desempenho. Os testes revelam quedas significativas de desempenho no modo de thread único com o cache de operação desativado; no entanto, no modo multithread, os clusters de decodificadores duplos compensam efetivamente a perda de desempenho, mostrando até mesmo ganhos de desempenho em algumas cargas de trabalho multithread. O autor conclui que o projeto de cluster de decodificadores duplos do Zen 5 não é a fonte primária de instruções, mas atua como um mecanismo secundário, aumentando o desempenho em cenários de alto IPC e multithread, complementando o cache de operação para um equilíbrio de desempenho e consumo de energia.