基于Xilinx 7系列FPGA的PCIe端点实现

该项目使用Xilinx 7系列FPGA的PCIE_2_1硬块和GTP收发器实现了PCIe端点，无需专有Vivado IP核，兼容openXC7。设计包含时钟生成模块、GTP收发器和PCIE_2_1硬块，支持PCIe Gen1 x1和Gen2 x1，并在Alinx AC7100B SoM和Wavelet uSDR上进行了测试。项目提供Docker构建和运行脚本，并支持MSI中断和内核驱动。该项目由NGI0 Entrust资助。