FPGA Forth-Interpreter-CPU mit LFSR

Dieses Projekt beschreibt eine in VHDL implementierte FPGA-CPU, die einen linearen Rückkopplungs-Schieberegister (LFSR) anstelle eines Programmzählers verwendet. Dieser Ansatz ist zwar traditionell platzsparend, bietet aber auf FPGAs nur minimale Vorteile. Die CPU, die einen voll funktionsfähigen Forth-Interpreter ausführt, erreicht 151,768 MHz auf einem Spartan-6-FPGA. Bemerkenswert kompakt, der Kern verbraucht nur 27 Slices. Das Projekt beinhaltet VHDL-Code, GHDL-Simulationsanweisungen und Build-Anweisungen für Xilinx ISE 14.7. Es zeigt das Potenzial von LFSRs für ressourcenbeschränkte Designs und präsentiert eine hocheffiziente Implementierung eines Forth-Interpreters.