PCIe-Endpunkt auf Xilinx 7er-Serie FPGAs: Open-Source-Implementierung

Dieses Projekt implementiert einen PCIe-Endpunkt auf Xilinx 7er-Serie FPGAs mit dem PCIE_2_1-Hardblock und GTP-Transceivern. Es vermeidet proprietäre Vivado-IP-Cores und ist mit openXC7 kompatibel. Das Design beinhaltet die Takterzeugung, GTP-Transceiver und den PCIE_2_1-Hardblock und unterstützt PCIe Gen1 x1 und Gen2 x1. Es wurde auf Alinx AC7100B SoM und Wavelet uSDR getestet. Docker-Build- und Run-Skripte werden bereitgestellt, zusammen mit MSI-Interrupt- und Kerneltreiber-Unterstützung. Dieses Projekt wird von NGI0 Entrust finanziert.